Cirrus Logic

<p style=Den första svenska ZigBee-modulen är utvecklad av två studenter vid Linköpings universitet Jonas Olsson och Johan Lönn. De studerar på programmet Elektronikdesign vid Campus Norrköping.

" style="width:80%;height:400px;">

For more information, please visit ON Semiconductor's website at www.onsemi.com.

FFT är enkelt uttryckt en effektiv implementering av den diskreta Fouriertransformen (DFT). För en N-punkts DFT kräver en direkt implementering ungefär N2 komplexa multiplicera-och-addera-operationer. Som ett perfekt exempel på hur en smart algoritm kan ge otroliga effektivitetsförbättringar kräver den klassiska FFT bara ungefär N×log2N operationer. Fig 1 visar den (oskalade) definitionen av DFT, som fungerar som utgångspunkt för FFT-algoritmen.

Det finns två ansatser för att reducera en DFT till en serie av enklare beräkningar. Den en är att utföra decimeringen i frekvens, och den andra att utföra den i tid. Båda kräver samma antal komplexa multiplikationer och additioner. Den viktigaste skillnaden är att decimering i tid kräver att bitarna i insignalerna kommer i omvänd ordning, medan den genererar utsignaler med normal bitordning. För decimering i frekvens gäller det motsatta. Manipuleringen av insignaler och utsignaler hanteras av s k butterfly-steg. I varje butterfly-steg multipliceras insignalen med en komplex twiddle-faktor (”vridningsfaktor”), e-j2pn/N.

DPAF-06-03.0-S-8-2-A-TR_Datasheet PDF

En pipeline-FFT karaktäriseras av att en sekventiell insignalström bearbetas oavbrutet och i realtid. I en hårdvaruorienterad ansats strävar man efter att minimera kiselkostnaderna genom att minimera antalet nödvändiga komplexa multiplicerare. På så sätt kan fler element bearbetas parallellt på en given kiselyta.

I den FFT som vi använder som exempel används decimering i frekvens för att man skall slippa att stuva om bitarna i insignalen. Det medför att bitarna i utsignalen kommer i omvänd ordning. FFT-algoritmen kräver en tidsseparering av data, en uppgift som utförs av butterfly-steget. Eftersom samplen kommer att tas från olika punkter i inströmmen behöver en pipeline-FFT en metod för att buffra och omordna data. Det finns flera olika arkitekturer för detta. I detta exempel bygger FFT-processorn på arkitekturen Radix-2 Single-path Delay Feedback (R2SDF).

Här bestäms fördröjningen mellan varje butterfly-steg av den mängd buffring som krävs av insignalerna. Den största fördröjningen uppstår i det första steget, där N/2 sampel måste buffras innan någon utsignal kan genereras. Den minsta fördröjningen uppstår i det sista steget, där bara ett enda sampel behöver buffras.

DPAF-06-03.0-S-8-2-A-TR_Datasheet PDF

För att optimera en FFT-algoritm kan man ge sig på twiddle-faktorerna. Detta halverar antalet erforderliga multiplicerare. FFTn bibehåller radix-2-strukturen, men den använder samma multiplikativa komplexitet som hos en radix-4-algoritm. Detta resulterar i två radix-2-butterflies för varje komplex multiplicerare. Den uppkomna arkitekturen kallas för R22SDF. Fig 2 visar två radix-2-butterflysteg mellan varje komplex multiplicerare. Minneskraven för varje butterfly-steg visas också.

För att kunna förstå FFT-implementeringen i detalj behöver vi känna till några viktiga egenskaper hos picoArray. PC102 innehåller 300 individuella processorer, var och en med 16-bits Harward-arkitektur och lokalt minne. Det finns tre olika typer av processorer med olika minnesstorlekar och extra instruktions/exekveringsenheter. Instruktionsord med en längd på upp till 64 bit gör att upp till tre exekveringsenheter kan exekvera i varje processor under en enda cykel med 160 MHz. Varje element i arrayen har ett antal portar för kommunikation med andra element inom arrayen via switchstrukturen picoBus.Processorerna är sammankopplande över en sofistikerad förbindelsestruktur. Liksom hos en FPGA allokeras denna vid kompileringen, så all kommunikation och bearbetning är predikterbar och deterministisk (till skillnad mot en konventionell DSP med ett RTOS och arbitrering, som bara är statistiskt predikterbar).

DPAF-06-03.0-S-8-2-A-TR_Datasheet PDF

Till skillnad mot en FPGA är alla bussar 32 bit breda, och de har en TDM-cykel som gör att ett antal oberoende signaler kan dela på samma väg. På så sätt kan vilken processor som helst tala med vilken annan som helst, vilket gör att en ytterst komplex väv av kommunikationer kan skapas på ett effektivt sätt.

I normalfallet gäller att kommunikation mellan element i arrayen är datablockerande. Denna arkitektur ger en kommunikationsstruktur som kommer att kännas familjär för hårdvarukonstruktörer.

In a 9mm x 9mm QFN package and using just 910 mW, the LTC2220-1 achieves over 67.5dB signal-to-noise ratio (SNR) and 80dB spurious-free dynamic range (SFDR) up to 140 MHz input. It features a 775 MHz full power bandwidth making it attractive for undersampling. These benefits combine to make the LTC2220-1 practical for communications applications such as digital predistortion power amplifier linearization and microwave links between cellular base station transceivers.

In addition to strong AC performance, the logic interface can be optimized for low noise as well. The digital outputs can be either differential low-voltage differential signaling (LVDS) for low electromagnetic interference (EMI), or single-ended CMOS. A separate digital output power supply allows the CMOS output swing to range from 0.5 V to 3.3 V matching low voltage DSPs and minimizing switching noise.

The LTC2220-1 is pin-compatible with the lower power LTC2220 (12-bit, 170 Msamples/s), LTC2221 (12-bit, 135 Msamples/s), LTC2230 (10-bit, 170 Msamples/s) and LTC2231 (10-bit, 135 Msamples/s).

Available from stock and specified over the commercial and industrial temperature ranges, the LTC2220-1 is available in the 64-pin 9mm x 9mm QFN package. Pricing begins at $49.00 each for 1,000-piece quantities.

Click here for the LTC2220-1 data sheet.